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查看: 6987|回复: 7

[求助] VCS 编译无法生成simv文件

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发表于 2021-4-3 10:24:59 | 显示全部楼层 |阅读模式

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本人刚接触vcs,跟着tutorial做到vcs编译这部,但是编译后没生成simv文件

我在论坛了找了下,尝试过以下方法:
1、编译命令加上-full64 和 -o simv
2、修改.bashrc里vcs的路径变量
3、更换vcs版本:2009 - > 2014
但依旧没解决问题,终端显示如下
1.PNG

还有说是gcc版本的问题,这个我不知道怎么改;然后我朋友电脑上跑的同一个虚拟机同版本vcs(2014)却生成了simv,会不会是cpu平台的问题(我是intel,朋友是AMD,YES)。
请论坛里各位大佬救救孩子吧,卡住做不下去了


发表于 2021-4-3 11:21:10 | 显示全部楼层
你到vcs的安装目录下得doc/examples/basic-hdl/verilog/comp_run下,运行
make
确认一下vcs安装是否正确

 楼主| 发表于 2021-4-4 13:14:07 | 显示全部楼层


randolpha 发表于 2021-4-3 11:21
你到vcs的安装目录下得doc/examples/basic-hdl/verilog/comp_run下,运行
make
确认一下vcs安装是否正确


谢谢你的解答,我根据你的提供的目录找了下,虚拟机该目录下有这些文件:
1.PNG

然后我run all后神奇的生成了simv
2.png

但是之前的项目编译还是没有simv生成
3.PNG
 楼主| 发表于 2021-4-4 13:41:00 | 显示全部楼层


randolpha 发表于 2021-4-3 11:21
你到vcs的安装目录下得doc/examples/basic-hdl/verilog/comp_run下,运行
make
确认一下vcs安装是否正确


谢谢你的解答,我根据你提供的路径,找到了所在文件夹,里面的文件如下:
1.PNG

然后我make all后能生成simv
2.png

但是原来的项目文件夹运行vcs还是无法生成simv,请教下这是什么原因呢
3.PNG
发表于 2021-4-4 13:50:23 | 显示全部楼层


AEureka 发表于 2021-4-4 13:41
谢谢你的解答,我根据你提供的路径,找到了所在文件夹,里面的文件如下:


從圖2.png可知vc安裝正確

是你的代碼問題.
請檢查你的DUT代碼和TESTBENCH代碼


 楼主| 发表于 2021-4-4 16:48:26 | 显示全部楼层


randolpha 发表于 2021-4-4 13:50
從圖2.png可知vc安裝正確

是你的代碼問題.


好的谢谢指导,我是直接运行资料给的tb代码和.v文件的,我再进一步学习找出代码问题
 楼主| 发表于 2021-4-12 10:50:56 | 显示全部楼层
经过排查找到了问题所在,望给以后遇到同样问题的小伙伴提供个解决思路:

别在虚拟机的共享文件夹进行工程的编译,请务必cp到Linux的本地目录,如家目录进行编译。
共享文件夹实际是window的路径,可能由于window无法识别到simv或者其他原因导致无法生成。

发表于 2022-1-2 01:53:09 | 显示全部楼层
很感谢您的回复,这两天外出了没能及时和您交流。我是在学习芯片验证的在使用vcs编译中遇到的问题。
我看到您去年的帖子中出现的问题和我一样:也是编译后只产生csrc和simv.daidir文件,您当时的解决办法是;
别在虚拟机的共享文件夹进行工程的编译,请务必cp到Linux的本地目录,如家目录进行编译。
我看我的路径应该没问题吧,如图1
然后图2是我自己的全加器文件跑出来的提示.
看到您当时帖子中的一个回复在synopsys/vcs_2016.06/doc/examples/basic-hdl/verilog/comp_run下的adder4编译后成功生成了simv文件,可是我仍然编译有问题,如图3。
您觉得我这可能是什么问题呢?

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