准备做一个10bit 250MHz ADC,大家给点建议

daxigua179

建议用多channel时间交叠的，单channel几乎不可能做到

daxigua179

如果要单通道的话，10位只用三级？4，3，3？
然后看看你要多少的opamp的gain, 第一级保守估计也得95dB +
而且这么高速的不建议用SHA ，可以考虑用个THA就OK了，
而且settling time 呢？ 250MHz settle到10bit精度可不是1GHz
的运放可以达到的，标准算下来应该至少为2GHz ，否则你的DNL
肯定会乱，digital error correction 是绝对要滴,否则就回到
10年前pipelined 还被人唾弃的年代了

daxigua179

300uV勉强够用吧，这么低电压下输入摆幅不大
300uV应该就在-60dB左右的了，而且还要考虑到
噪声带宽，毕竟噪声被采样后会fold到基带里面，
可能会再高几个dB,恐怕最后SNR会有明显的影响

daxigua179

建议看一下abothesis,上面有关于运放指标定义的方式，
20mA做 1.5bit级有些吃力吧
对于运放gain带来的影响应该是 一个1/（gain*f）的误差系数
对于多位,反馈系数f会小，相应需要的gain 变大

daxigua179

250MHz 是4ns 一个周期，则hold period 大约为1.9ns,一般会用
1/3的时间保证slew , 2/3的时间 settling 到误差容限，而时间常数
可以通过运放的GBW 算出来，10位的精度大约应该要7倍的时间常数<settling time

daxigua179

反馈系数呢？

daxigua179

   

原帖由 fuyibin 于 2009-2-19 12:49 发表

                               
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后级MDAC的精度要求会逐级递减的么
如果按照反馈系数算，那么就是
第一级MDAC的GBW要大于S/H opamp的GBW咯
是不是这样啊

理论上来说应该是这样的，每级的ＭＤＡＣ只要满足
剩下流水级形成的ｐｉｐｅｌｉｎｅ要求就ＯＫ了，
SHA的精度实际上并不是绝对重要的 ，更多需要考虑
的是线性度和噪声。

daxigua179

   

原帖由 uopuwe 于 2009-2-19 14:52 发表

                               
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有一个关键问题，通常AFE的前半部分是有vga的，最后才是adc，如果vga是switched capacitor topology，则adc不需要S/H circuit！！！
这样，难度最大的模块不用设计了，也许你需要重新进行电流分配。此外，第一级ma ...

pipelined用SHA不是由于anti alias，而是避免clock jitter对SNR的恶化

daxigua179

   

原帖由 ponderboy 于 2009-2-19 22:18 发表

                               
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比较有挑战性,等你流片回来你就会发现挑战性有多大!

赞同，我测百兆以下的都头疼的紧

daxigua179

   

原帖由 fuyibin 于 2009-2-20 09:16 发表

                               
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呵呵，我以前没有做过ADC，还没做，当然不知道仿真能到多少，测试就更不知道了
但是根据以前用的10bit 166M的ADC，这样的性能指标好像也没有那么遥不可及

贵公司从哪儿搞到的10位166M 的AD呢，美国那边对于这个指标应该还在禁运吧，
国内似乎还没有单通道能做到这个指标的