状态机是应该按子模块分开设计还是总体设计？

larlyii · 发表于 2012-2-19 18:52:47

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本帖最后由 larlyii 于 2012-2-19 18:58 编辑

最近做一个FPGA设计，该模块由3个子模块组成，目前是把项目人员分成3部分，每部分做一个子模块，每个子模块中都有单独的状态机和数据通路，已经做完。但回想整个设计过程，我又想到了另一种设计方法，即整个顶层模块设计一个整体状态机，控制全部3个数据通路。
eetop问题.jpg

这2种设计思路应该各有优缺点
方法一人员分工明确，但子模块之间控制信号协议的交互比较麻烦，两两模块之间都需要有这种交互
方法二对子模块的交互信号的设计就简单得多，但整体状态机可能比较难调，而且这种大状态机可能状态数目比较多，因此可能会影响综合出来的时钟频率，如何写出状态数很多的快速FSM是一个难题。另外，在仿真过程中可能也会出现问题：各个子模块只能拿Datapath部分单独仿真，要把控制模块加上的话就只能顶层模块一起仿真了，这个工作量可能会突然变得很大。

请教有经验的高手们，你们一般是按照哪种方法做的？？？

larlyii · 发表于 2012-2-20 13:31:36

回复 2# gaochunzy

恩，内部模块之间的接口规范化太重要了，我们都是FPGA新手，设计过程中没有注意到这个问题，等到大家都把各自的子模块设计完成了之后，才发现了许多问题。因此我才想到能不能用方法二来做，这样的话接口规范化就没那么难了。

larlyii · 发表于 2012-2-21 13:48:59

谢谢各位大虾的高见哈！看来还是采用方法1表较好

larlyii · 发表于 2012-2-22 18:24:06

回复 8# jackertja

哈哈~最经典的回答~顶！

larlyii · 发表于 2012-2-24 18:32:05

回复 10# digitalimage

状态机上再叠一个总状态机？？？从来没这么做过，总状态机只控制下面的3个状态机而不控制datapath？？

larlyii · 发表于 2012-2-25 14:02:00

回复 14# digitalimage

哦，恍然大悟！你说的加总状态机的想法其实就是提取了顶楼中2种方法的优点：

1.分开设计模块耦合度最小化的优点（即帖子中的方法一）；
2.合并设计状态机调试简单的优点（即帖子中的方法二）。

二者优点合二为一，恩，看到的最好的方法！

larlyii · 发表于 2012-2-25 14:11:16

回复 16# digitalimage

恩，谢谢提醒，一提到加班，大家都不爽呀~

larlyii · 发表于 2012-2-28 20:27:36

回复 19# hjj1123

恩，我这个问题就是对目前一个刚刚完成的设计的思考。在设计初期都没考虑到复杂性的问题就直接采用了方法一，后来才想到可以用方法二。因此才有了这个帖子~

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