IC设计与FPGA设计中乘法器的疑问

liuguangxi · 发表于 2024-8-4 16:59:50

直接写*就行了，设置好时序约束让DC自己去优化

liuguangxi · 发表于 2025-3-21 18:28:38

scutlee 发表于 2025-3-21 17:06
综合出来的是一个组合电路？？如果我要写256bit的乘法器，要跑1GHz怎么办呢？？
...

在乘法运算后面用寄存器打几拍，DC当中针对这个子模块设置寄存器重定时功能

liuguangxi · 发表于 2025-3-23 17:55:13

scutlee 发表于 2025-3-22 21:14
打空拍吗

是的，直接打拍

liuguangxi · 发表于 2025-3-24 12:27:18

scutlee 发表于 2025-3-24 10:21
那综合应该加哪一条指令？？时序约束有什么特别的约束？？

compile_ultra命令前面加上
set_optimize_registers [get_designs designA]

假设designA是包含需要寄存器重定时的子模块

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