verilog导入cadence无法生成symbol，小女子在此谢过了

超级人机 · 发表于 2025-3-11 17:48:16

Ecooq 发表于 2025-2-28 16:27
为什么我显示有些模块没有例化？导入不进去啊

请问怎么导入verilog文件综合生成电路呢

超级人机 · 发表于 2025-3-11 17:49:14

hustjzr 发表于 2021-12-23 15:49
通过inport-verilog，导入综合后.v得到的电路图

请问怎么导入verilog文件综合生成电路呢

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[求助] verilog导入cadence无法生成symbol，小女子在此谢过了