关于全差分运放SR仿真的问题

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输出的极点应该是次级点，你加入负载电容，次级点频率降低，相位裕度变差，就会出现ringing。

你检查一下加上负载电容时的相位裕度是否足够？

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小磊IC 发表于 2025-2-8 11:41
非常感谢您的回答，图五是我仿真闭环STB的testbench，图六是仿真出来的情况，您可以帮忙检查一下嘛，另外 ...

你这个图也太奇怪了，相位是从0°开始的，然后急剧下降到180°，增益也急剧上升。你这个应该是从180开始，DC有个零点，phase先上升90°再开始下降才对。

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小磊IC 发表于 2025-2-8 15:39
可能是testbench搭的有问题，这个testbench是同学教的，我也不确定是不是这样
...

我看你的testbench搭的应该也没问题，我也没看出来哪里有问题。你可以先从开环仿起，一步步看看哪里出问题了。