测试PLL的BUFFER选择

Wpc666 · 发表于 2024-7-15 15:57:39

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目前在设计测试PLL的输出BUFFER上存在选择结构的疑惑，PAD+PCB+bongding线+测试探头的寄生电容的估算大概在5~7pF。之前考虑直接用反相器链驱动，但反相器链没有50欧的阻抗匹配，我怕测试时波形有反射。目前看了一个做了50欧阻抗匹配的BUFFER，不太确定该结构是否合理。

Wpc666 · 发表于 2024-7-15 15:58:28

R1/R2阻值为50

Wpc666 · 发表于 2024-7-17 18:17:05

nanke 发表于 2024-7-16 10:53
可以啊。看速度，速度不是太高，在pcb板上再接50ohm也可以。driver的供电可以和pll电源分开。 ...

输出频率160~640M。你的意思是BUFFER使用反相器链，测试时在PLL输出端并联一个50欧电阻？

Wpc666 · 发表于 2024-7-17 18:53:21

Wpc666 发表于 2024-7-17 18:17
输出频率160~640M。你的意思是BUFFER使用反相器链，测试时在PLL输出端并联一个50欧电阻？
...

之前流片测试，就用的这种方法，效果不太理想

Wpc666 · 发表于 2024-7-17 20:09:54

adhylin 发表于 2024-7-15 18:17
这是要测1G的时钟？

1.28G

Wpc666 · 发表于 2024-7-25 18:24:24

adhylin 发表于 2024-7-15 18:17
这是要测1G的时钟？

对，差不多1G，使用这种CML方法可靠吗？谢谢！！

Wpc666 · 发表于 2024-7-27 13:33:48

上官轩晖发表于 2024-7-26 05:32
只需要关心基波的过零点，所以测相噪不需要那么关心反射吧，输出功率够大就行，想反射的一点功率都没有的概 ...

那实际测试出的信号幅度与设计的信号幅度，差距也很大，是吗？

Wpc666 · 发表于 2024-7-27 13:37:49

上官轩晖发表于 2024-7-26 05:32
只需要关心基波的过零点，所以测相噪不需要那么关心反射吧，输出功率够大就行，想反射的一点功率都没有的概 ...

我之前用频谱仪测试PLL，输出频率点的功率也只有-30dBm左右，与我电路设计输出的幅度差别很大！

Wpc666 · 发表于 2024-7-28 13:38:09

上官轩晖发表于 2024-7-27 14:24
仿真的时候负载（频谱仪）的50Ω阻抗带上了么？-30dBm确实太小了

带上了的，之前锁相环是用反相器链来作为测试驱动的，所以芯片内部没做50Ω阻抗匹配。我怀疑是否是buffer驱动问题导致pll输出功率很小，倒也至于这么小吧！

Wpc666 · 发表于 2024-7-29 14:05:37

上官轩晖发表于 2024-7-29 09:46
反相器作buffer可以在PCB上靠近芯片输出pin的位置输出串联一个电阻做阻抗匹配，小于50Ohm，具体值可以试 ...

好的，非常感谢！！！

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