测试PLL的BUFFER选择

Wpc666 · 发表于 2024-7-15 15:57:39

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目前在设计测试PLL的输出BUFFER上存在选择结构的疑惑，PAD+PCB+bongding线+测试探头的寄生电容的估算大概在5~7pF。之前考虑直接用反相器链驱动，但反相器链没有50欧的阻抗匹配，我怕测试时波形有反射。目前看了一个做了50欧阻抗匹配的BUFFER，不太确定该结构是否合理。

Wpc666 · 发表于 2024-7-15 15:58:28

R1/R2阻值为50

RFIC从零开始 · 发表于 2024-7-15 16:59:12

Wpc666 发表于 2024-7-15 15:58
R1/R2阻值为50

大佬，原理能讲述一下嘛，没有太明白

adhylin · 发表于 2024-7-15 18:17:07

这是要测1G的时钟？

nanke · 发表于 2024-7-16 10:53:06

可以啊。看速度，速度不是太高，在pcb板上再接50ohm也可以。driver的供电可以和pll电源分开。

Wpc666 · 发表于 2024-7-17 18:17:05

nanke 发表于 2024-7-16 10:53
可以啊。看速度，速度不是太高，在pcb板上再接50ohm也可以。driver的供电可以和pll电源分开。 ...

输出频率160~640M。你的意思是BUFFER使用反相器链，测试时在PLL输出端并联一个50欧电阻？

Wpc666 · 发表于 2024-7-17 18:53:21

Wpc666 发表于 2024-7-17 18:17
输出频率160~640M。你的意思是BUFFER使用反相器链，测试时在PLL输出端并联一个50欧电阻？
...

之前流片测试，就用的这种方法，效果不太理想

Wpc666 · 发表于 2024-7-17 20:09:54

adhylin 发表于 2024-7-15 18:17
这是要测1G的时钟？

1.28G

Wpc666 · 发表于 2024-7-25 18:24:24

adhylin 发表于 2024-7-15 18:17
这是要测1G的时钟？

对，差不多1G，使用这种CML方法可靠吗？谢谢！！

上官轩晖 · 发表于 2024-7-26 05:32:11

只需要关心基波的过零点，所以测相噪不需要那么关心反射吧，输出功率够大就行，想反射的一点功率都没有的概率还是蛮小的

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