10bitSARADC,带2位冗余仿真后，与原有的电荷分配型相比ENOB还下降了

LyuChipo

电容阵列错了吧
正常你要冗余应该给冗余的电容也接输入，为什么你的N<1> P<1>不给输入呢
另外，我看你是6+6分段，LSB部分应该是1 2 3 5 8 12，你这个3 1 2 3 5 8是什么意思呢，我感觉你最低位有误，不知道我说的对不对
你可以验证一下

LyuChipo

   

alex_zheng 发表于 2025-8-14 13:34
补充整理一下，目前是两个问题：
1.我的电路搭建从2进制权重开始，到加桥接电容，最后加冗余，这三类DAC ...

二进制10位为什么是6+3？这不只有九个电容吗，你总电容值冗余之前是多少

LyuChipo

   

alex_zheng 发表于 2025-8-14 13:41
差分结构就是只需要n-1的电容，差分后单个DAC就是512，2的9次方的总电容量
...

我也是差分结构，但是不冗余的时候有10个电容啊，冗余分段以后6+6有效位数9.98（低频输入），第一次见到这种只要9位的，学习了

但是呢，你冗余完也才11个权重，但是你的DACverilog里面确实12位哎，这真的可以吗

LyuChipo

   

alex_zheng 发表于 2025-8-14 13:46
我是参考这篇论文，他是12位，差分只需要11位，加2位冗余后变为13位非二进制

...

我觉得他这个不对，如果是二进制，那10位就是1024，如果冗余2位，那就是12位要吃满1024的权重，1024开12次方等于1.7几，那非二进制就是1.7几进制，他这个12位的ADC，冗在哪了呢，只改变权重而不加BIT，你觉得合理吗

LyuChipo

   

alex_zheng 发表于 2025-8-14 13:54
能否看一下你的DAC电路结构里的电容情况

不便贴图，我文字给你描述一下你应该能懂，LSB 1 2 3 5 7 13  桥接两倍的Cu,MSB重复LSB权重即可，补偿电容和你差不多，你可以拿这个分配试一下，我这里是90nm 130nm 都验证过，没什么问题

LyuChipo

   

alex_zheng 发表于 2025-8-14 13:57

看这个图是对的，第一个图他很有误导性啊，让别人以为他没加bit

你看他表里面14个，图里面13个，这论文可信度不高

LyuChipo

   

alex_zheng 发表于 2025-8-14 14:04
就是说我这样实际上是少了一位电容，然后导致刚好下降1bit左右？？？

我认为是这样，况且你VerilogA写的也是12位，然而CDAC却少一位

另外，如果冗余了，相应的Logic出来的也要多两位

LyuChipo

   

alex_zheng 发表于 2025-8-14 14:09
好的，感谢，我再试试看，另外这个输出幅值1.63，有点增益误差老哥您怎么看
...

这个我建议你输入幅值给个1.8V看看还能不能正确比出来，你CDAC里面的电压设的1.8V
不过应该不影响你的动态性能

还有就是你这个窗函数换个别的看看，你这FFT看着有点费劲，Y轴Kdb

LyuChipo

   

xxcj1015 发表于 2025-8-14 17:43
基于VCM的LSB端的cd电容要接地吧，6+3结构的差分LSB端电容在桥接为2倍Cu时，cd应该为1+2+4=7Cu吧
...

差分结构确实需要N-1吗，我的差分直接就是N个电容，如果不减1会有什么影响呢

LyuChipo

   

alex_zheng 发表于 2025-8-15 09:21
还有就是冗余的总电容权重和要和十进制的一样吗，我看的那篇论文差分12bit我算了下他的CADC权重和并不是2 ...

我认为是需要的，我是这么做的，而且你看看你DAC里权重和是不是1023呢
给你我的参考一下：MSB:13 7 5 3 2 1 Ca=Cu 13 7 5 3 2 1.DAC:416,224,160,96,64,32,13,7,5,3,2,1.总和1023



回复下面的点评，不好意思写错了是一倍的Cu,感谢指正