折叠共源共栅的mismatch问题

坂本晖晖

我的折叠共源共栅放大器mismatch特别大，mean掉了一半，std Dev有10dB左右。我把管子L都加大到了5um，vdsat至少有200mV，但是依然很差。有没有人知道怎么改进啊！谢谢大家！

坂本晖晖

补充修正一下，vdsat留了150mV以上，VDD=2.5V

坂本晖晖

困扰我一两周了，有没有人帮帮我

坂本晖晖

补充一些数据

坂本晖晖

   

hebut_wolf 发表于 2023-10-5 10:53
lz，你的vdsat够大了，但是vds-vdsat都只有150mV，这是tt的情况，corner下会恶化
不知道你的monte carlo是 ...

多谢回复！但是VDS没有办法再增大了，电源电压和输入输出的直流电压都确定了。这是tt的mismatch，其他工艺角更差呜呜呜。

坂本晖晖

   

ericking0 发表于 2023-10-5 09:31
1. 截图的话，截component parameter，比截dc op point更好；
2. mismatch的mean值掉一半，std dev 10dB， ...

多谢回复！我的问题，描述不清楚，因此我更新了尺寸和仿真图，麻烦大家再帮我看看。

坂本晖晖

   

icdane 发表于 2023-10-1 07:34
第一步：试着把你的设计完成，包括bias，然后再仿真看看

多谢回复！我放了完整的电路图，麻烦大家再帮我看看！

坂本晖晖

多谢大家的回复！我更新了仿真图和器件尺寸，麻烦大家再帮忙看看！

坂本晖晖

   

icdane 发表于 2023-10-5 14:41
1. your bias gen has a startup issue, there is a loop inside it.
2. do you config it an open loop wh ...

thank you! I will check the bias circuit and the mismatch simulation is configured to open loop.

坂本晖晖

   

hebut_wolf 发表于 2023-10-5 14:13
你的电源是2.5V，输出共模设定在1V，这样nmos的headroom压力比较大。
建议将所有nmos pmos电流镜vdsat调整 ...

感谢！ 我试试看。