折叠共源共栅的mismatch问题

坂本晖晖 · 发表于 2023-9-28 20:49:57

我的折叠共源共栅放大器mismatch特别大，mean掉了一半，std Dev有10dB左右。我把管子L都加大到了5um，vdsat至少有200mV，但是依然很差。有没有人知道怎么改进啊！谢谢大家！

坂本晖晖 · 发表于 2023-9-28 20:51:52

补充修正一下，vdsat留了150mV以上，VDD=2.5V

坂本晖晖 · 发表于 2023-9-28 20:57:20

困扰我一两周了，有没有人帮帮我

redwall76 · 发表于 2023-9-28 22:42:16

顶一下

icdane · 发表于 2023-10-1 07:34:22

第一步：试着把你的设计完成，包括bias，然后再仿真看看

woosenyu0228 · 发表于 2023-10-2 14:37:00

提个建议：偏置别直接给电压源

ericking0 · 发表于 2023-10-5 09:31:37

1. 截图的话，截component parameter，比截dc op point更好；
2. mismatch的mean值掉一半，std dev 10dB，这是什么描述方式？

hebut_wolf · 发表于 2023-10-5 10:53:17

lz，你的vdsat够大了，但是vds-vdsat都只有150mV，这是tt的情况，corner下会恶化
不知道你的monte carlo是不是包括了corner，建议你在mc比较差的点，debug一下，看管子的状态vds-vdsat还够吗？

坂本晖晖 · 发表于 2023-10-5 13:12:26

补充一些数据

坂本晖晖 · 发表于 2023-10-5 13:16:27

hebut_wolf 发表于 2023-10-5 10:53
lz，你的vdsat够大了，但是vds-vdsat都只有150mV，这是tt的情况，corner下会恶化
不知道你的monte carlo是 ...

多谢回复！但是VDS没有办法再增大了，电源电压和输入输出的直流电压都确定了。这是tt的mismatch，其他工艺角更差呜呜呜。

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