折叠共源共栅的mismatch问题

坂本晖晖

ericking0 发表于 2023-10-5 09:31
1. 截图的话，截component parameter，比截dc op point更好；
2. mismatch的mean值掉一半，std dev 10dB， ...

多谢回复！我的问题，描述不清楚，因此我更新了尺寸和仿真图，麻烦大家再帮我看看。

坂本晖晖

icdane 发表于 2023-10-1 07:34
第一步：试着把你的设计完成，包括bias，然后再仿真看看

多谢回复！我放了完整的电路图，麻烦大家再帮我看看！

坂本晖晖

多谢大家的回复！我更新了仿真图和器件尺寸，麻烦大家再帮忙看看！

hebut_wolf

坂本晖晖 发表于 2023-10-5 13:21
多谢大家的回复！我更新了仿真图和器件尺寸，麻烦大家再帮忙看看！

你的电源是2.5V，输出共模设定在1V，这样nmos的headroom压力比较大。
建议将所有nmos pmos电流镜vdsat调整为250mV，cascode管的vdsat调整为150mV。（各个偏置电压不要变）
由于rout=1/（lamda*id）  建议保持各路电流id不变  L不变，调大W。

icdane

1. your bias gen has a startup issue, there is a loop inside it.
2. do you config it an open loop when running the sim?

坂本晖晖

icdane 发表于 2023-10-5 14:41
1. your bias gen has a startup issue, there is a loop inside it.
2. do you config it an open loop wh ...

thank you! I will check the bias circuit and the mismatch simulation is configured to open loop.

坂本晖晖

hebut_wolf 发表于 2023-10-5 14:13
你的电源是2.5V，输出共模设定在1V，这样nmos的headroom压力比较大。
建议将所有nmos pmos电流镜vdsat调整 ...

感谢！ 我试试看。

小福图

想问楼主解决了吗？如果电源电压比较小，大概在1.62~1.8v,那还有什么办法能减小折叠共源共栅放大器的mismatch吗？我是单端输出的那种，增大输入对管gm和减小共源管的gm都没有用

坂本晖晖

小福图 发表于 2023-12-14 17:19
想问楼主解决了吗？如果电源电压比较小，大概在1.62~1.8v,那还有什么办法能减小折叠共源共栅放大器的mismat ...

没彻底解决，我是闭环使用，闭环以后发现mismatch好了很多。