设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜全文

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog Layout（版图） › Layout讨论区 › 请问如何检查layout 中的浮空线

返回列表发新帖

查看: 3324|回复: 5

[求助] 请问如何检查layout 中的浮空线

发表于 2023-3-31 21:09:12 | 显示全部楼层

DRC 定义连接关系定义管子的有源区以及gate，通过NET AREA RITIO 这个命令抓出没有连接到 gate 和有源区的基本上就是浮空的线了

回复支持反对

使用道具举报

发表于 2023-4-18 09:36:14 | 显示全部楼层

flyunicorn 发表于 2023-4-3 16:13
您好，请问一下，具体怎么设置？麻烦您了，谢谢啦！

不是设置，是写DRC RULE

EETOP创芯人才网职位发布入口

回复支持 1 反对 0

使用道具举报

返回列表发新帖

关闭

站长推荐 /2

X 关闭广告

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 ) |网站地图

GMT+8, 2025-10-22 18:00 , Processed in 0.013757 second(s), 4 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表