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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端讨论区 › 无timing path的clock balance
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查看: 1001|回复: 6

[求助] 无timing path的clock balance

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发表于 2024-7-15 13:59:45 | 显示全部楼层
默认是会的
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发表于 2024-7-22 09:47:05 | 显示全部楼层


   
秋刀鱼91 发表于 2024-7-17 16:59
好的，如果不想让这两个时钟之间做clock balance，一般做法是不是只能通过set_clock_group设成async？
...


还可以通过单独设置skew  group，控制skew group之间是否需要balance
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