[vcs]后仿问题求助

shadoww

                               
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       我认为，DFF在实际电路上，是用std cell逻辑门搭起来的，实际上触发器的端口D到内部的逻辑门电路锁存，还是有一段路径延时的。

Clk同理，也会有一定的延时。

                               
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       因此，如果在D端看到负的hold timing要求，是因为在内部，data的延时要比CK延时长得多，最终在内部latch的时候，还是满足latch的建立时间和保持时间要求的。

       参考

https://blog.csdn.net/m0_61003348/article/details/126720534