[vcs]后仿问题求助

不知名的wei

vcs后仿反标时，由于存在负保持时间，D端跳变落在负保持时间之内，所以D端没有报时序违，但是寄存器应该时采样是采样不到这个D端的吧。为什么vcs能够采样到信号了？

场景：
D端：建立时间38ps，保持时间-16ps。
D端的上升沿发生在时钟沿之前的16ps之内。这个跳变是满足保持时间要求，所以没有违例。但是Q应该输出0吧，为什么Q端也能输出1了？，Q端是无法采样到1的啊？ 这个仿真行为和实际行为就不一样啊？
真诚求教各位大佬。

shadoww

                               
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       我认为，DFF在实际电路上，是用std cell逻辑门搭起来的，实际上触发器的端口D到内部的逻辑门电路锁存，还是有一段路径延时的。

Clk同理，也会有一定的延时。

                               
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       因此，如果在D端看到负的hold timing要求，是因为在内部，data的延时要比CK延时长得多，最终在内部latch的时候，还是满足latch的建立时间和保持时间要求的。

       参考

https://blog.csdn.net/m0_61003348/article/details/126720534