vcs仿真hold为负数时DFF的Q端输出问题

易生 · 发表于 2020-11-18 11:17:22

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按照vcs的上描述，hold为负值的检查波形如上图。而我仿真的setup是0.36，hold是-0.26，而数据跟时钟的相差0.118，
data是满足时序的，那为什么Q端的输出是0呢？不应该是1吗

易生 · 发表于 2020-11-18 15:12:52

本帖最后由易生于 2020-11-18 15:20 编辑

jake 发表于 2020-11-18 11:48
试一下VCS 命令行加上 +define+NTC

看了一下对应工艺的model，应该是缺少d_clk和d_d导致在dff的内部信号没有延时，但是还有一个问题，这个d_clk和clk、d_d和d之间的延时是怎么来的呢？vcs上写的是delayed version，不明白这个delayed version是什么东西

易生 · 发表于 2020-11-18 15:13:54

本帖最后由易生于 2020-11-18 15:14 编辑

看了一下对应工艺的model，应该是缺少d_clk和d_d导致在dff的内部信号没有延时，但是还有一个问题，这个d_clk和clk、d_d和d之间的延时是怎么来的呢？vcs上写的是delayed version，不明白这个delayed version是什么东西

易生 · 发表于 2022-1-24 19:24:19

Lu_ 发表于 2022-1-24 17:37
遇到了同样的问题。楼主解决了吗？能否指导下，谢谢！

是fab给的verilog model有问题

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