ICC没有违规，pt检查出现hold和transition time违规

ZGP123456

Q1：这是一个Clock Gate check，以gating cell 分类常见的有两类，1）高电平有效时钟门控（AND&NAND） 2）低电平有效时钟门控（OR&NOR）。


从你的Timing Path看出是第一类高电平有效时钟门控，在hold timing check时，保持时间检测要求门控信号仅在时钟的下降沿之后才可以发生。所以有了半周期的shift。为了解决这个问题可以把Gatiing signal的reg使用下降沿触发。
详情请参考STA这本书的10.5
现在的gating都是用ICG cell了，把latch 与gating cell 集成在一起，就不会有这一类问题。