时钟分频的方法

jake

看情况。
如果是高速， divided down clock 也用作某些 flop 的时钟， 后一种方法比较好。 从 CTS/CCOPT 角度看，用 clock gate 更容易达到 timing， 而且不需要 create_generated_clock 约束，方便。 缺点是多了 ICG， 功耗也多了一点。
如果是低速， 怎么折腾都行。

jake

   

xiaojia102003 发表于 2019-11-15 11:45
厉害，不过ICG多的那点功耗和CLK被关断节省的功耗比，也许带ICG的系统功耗更优
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功耗 = leakage power + dynamic power
跑高速的 flop, 功耗主要取决于 dynamic power。  

dynamic power 与 switching activity 成正比。 上面两个 divide by 2，switching activity 是一样的， dynamic power 也是差不多的。

使用 ICG 还有一个小瑕疵 -- flop 对时钟 min pulse width 是有要求的。 能容忍时钟脉冲很窄，通常这样的 flop 都是速度快的 flop, 功耗会大一些。

jake

   

andywang3791 发表于 2021-6-23 05:36
Jake，对于后面的clockgate分频，在做FPGA原型验证上如何处理，如果想要保留分频功能的话

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FPGA一般有少数几个专用的模块实现clock gating，例如Xilinx BUFGCE，要查一下FPGA的手册。 抱歉，我有很多年没碰FPGA了，所知有限。