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[讨论] 时钟分频的方法

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发表于 2019-11-14 11:52:45 | 显示全部楼层 |阅读模式

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请教大神们,
  对一个时钟进行2/4/6/8分频,是用寄存器计数然后寄存器输出的好,还是计数机计数产生enable 再gating clock,门控输出好呢? 这两种时钟占空比不同,那两种处理方式的优劣?
  我能想到的是
1. 调用标准单元ICG 做gating,比较容易定义时钟
谢谢



未命名.bmp
发表于 2019-11-14 13:38:58 | 显示全部楼层
至于哪种好,怎么好,等大神解答。
一般只偶数分频的话,计数器就行了。需要支持奇数分频且50%占空比的话,需要ICG。
发表于 2019-11-15 09:33:34 | 显示全部楼层
看情况。
如果是高速, divided down clock 也用作某些 flop 的时钟, 后一种方法比较好。 从 CTS/CCOPT 角度看,用 clock gate 更容易达到 timing, 而且不需要 create_generated_clock 约束,方便。 缺点是多了 ICG, 功耗也多了一点。
如果是低速, 怎么折腾都行。
 楼主| 发表于 2019-11-15 09:52:35 | 显示全部楼层


jake 发表于 2019-11-15 09:33
看情况。
如果是高速, divided down clock 也用作某些 flop 的时钟, 后一种方法比较好。 从 CTS/CCOPT  ...


谢谢大神,从后端的角度解释的很明白
发表于 2019-11-15 11:45:05 | 显示全部楼层


jake 发表于 2019-11-15 09:33
看情况。
如果是高速, divided down clock 也用作某些 flop 的时钟, 后一种方法比较好。 从 CTS/CCOPT  ...


厉害,不过ICG多的那点功耗和CLK被关断节省的功耗比,也许带ICG的系统功耗更优
发表于 2019-11-15 14:42:10 | 显示全部楼层


xiaojia102003 发表于 2019-11-15 11:45
厉害,不过ICG多的那点功耗和CLK被关断节省的功耗比,也许带ICG的系统功耗更优
...



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功耗 = leakage power + dynamic power
跑高速的 flop, 功耗主要取决于 dynamic power。  

dynamic power 与 switching activity 成正比。 上面两个 divide by 2,switching activity 是一样的, dynamic power 也是差不多的。

使用 ICG 还有一个小瑕疵 -- flop 对时钟 min pulse width 是有要求的。 能容忍时钟脉冲很窄,通常这样的 flop 都是速度快的 flop, 功耗会大一些。




发表于 2019-11-15 15:32:10 | 显示全部楼层
主要是占空比的问题,特别是1GHz高速电路,后级SRAM很容易挂在min pulse width check上
发表于 2019-11-18 11:33:42 | 显示全部楼层


jake 发表于 2019-11-15 14:42
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学习了。
发表于 2020-7-15 14:37:47 | 显示全部楼层
学习了
发表于 2021-6-23 19:36:12 | 显示全部楼层


jake 发表于 2019-11-15 14:42
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Jake,对于后面的clockgate分频,在做FPGA原型验证上如何处理,如果想要保留分频功能的话

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