非阻塞赋值（Non-blocking Assignment）是个伪需求

13hope

个人理解，Verilog本身只是“建模”语言。具体到阻塞/非阻塞，只规定了两种赋值语句的行为。所以无论怎么写，仿真器和综合器都不会报错。但是存在两个问题，所描述的行为是否有物理电路与之对应；电路行为在仿真阶段和综合后是否一致。
像是电平敏感always快内使用多个多个非阻塞赋值就没有意义，仿真结果不可信

13hope

回复 10# wjcdx


   很细致的回复，基本都赞同。只是最后一点，GitHub上的代码是always @(posedge clk)内部，用了多个<=赋值当然没问题，综合后就是一堆DFF。

13hope

回复 10# wjcdx


   至于我说的“没意义”，比如下面代码，a “电平变化敏感” （双沿），首先，想描述的一定是组合逻辑。其次，语义上非阻塞赋值是在当前仿真step之后同时给temp和b赋值，也就是说a值改变触发该always，其第二条在对temp采样时，temp还未更新，所以b始终等于a上一次“变化前”的值。这个“行为”没有任何组合电路与之对应（组合电路没有记忆功能）。
always @(a) begin
  temp <= a;
  b <= temp;
end


至于综合后，b确实是一根wire直接连到a，temp可能被优化掉，但仿真结果与综合不一致。
Verilog非常容易写出仿真与综合行为不一致的电路，所以有很多guideline帮助构建可综合电路。