soc whole chip level多个用例怎么实现只编译一次，全部用例都能仿真？大家有什么好的想法！

saipolo

通过plusargs可以实现诸如initial中不同分支的执行

saipolo

如果不同用例需要例化的bfm module不同，那么想只编译一次就能包含所有用例在理论上就是不可行的，module的实例是静态的，编译好了就不能改了，elaborate这个过程就是确立层次化连接关系的。