pipelined-sar噪底太高

方块forever

你的是schematic仿真吗？transient仿真里加了noise了吗？如果是transient noise仿真，尝试把一些模块的noise给disable，来看看是哪里的noise贡献最大。如果只是transient仿真就出现了这样的情况，看看是不是逻辑错了还是放大器增益错了，可以尝试使用理想模块代替放大器或逻辑控制。

方块forever

   

terryma 发表于 2021-5-16 09:52
只是transient仿真，放大器是用的何乐年那本书上的verilogA代码写的，您的意思是逻辑功能正确的话，trans ...

对，因为正常transient仿真，相当于只包含量化噪声，那么你的输出应该很接近12ENOB才对（比方说11.7ENOB，11.8ENOB之类的）。你这里只有9个ENOB，说明电路哪里搭错了。具体是哪里错了，估计你要好好找一找了。我建议可以先给ADC一个DC输入，看看转换的过程是否正确，然后可以找到具体是哪里错了。

方块forever

   

terryma 发表于 2021-5-16 09:51
是6+7，级间增益为32

你这样的6+7，相当于中间有一位的redundancy，不知道你在做FFT之前有没有把redundancy正确地加上去。