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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端讨论区 › 【已解决】Formality使用问题求助

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查看: 8056|回复: 10

[求助] 【已解决】Formality使用问题求助

发表于 2018-9-19 17:04:33 | 显示全部楼层

根据提示来看，可能是DC优化的太深了，导致formal比不过，可以在DC里设置svp。别优化那么狠，以通过formal为优先。

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