system verilog 随机约束求助

small_wood

   

2，用randc
3，可以定义randc bit [12:0] my_addr [8];
     constraint addr_c {addr[18:6] == my_addr[ ...
hbhbts 发表于 2013-12-19 09:44

                               
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   randc bit [26:0]  my_addr;   constraint  my_addr_cons { my_addr[26:20] == 0;}
   rand  bit [12:0]  cacheline_index[8];

    final[39:0] = {my_addr[26:6], cacheline_index[$idx], my_addr[5:0]};

   大概应该这样子, 对cacheline之外的地址用randc产生排列,再把cacheline_index插进去. 我感觉这个应该是楼主的意图吧?