set_clock_uncertainty 挽救不稳定的时钟【已解决】

ljianlin

   

Patrick0809 发表于 2024-12-3 09:03
应该是有时序收敛的问题，12M能满足的建立时间和保持时间，8M下不一定能满足吧
...

1. STA 的基本原理，setup 在高时钟频率（12M）能满足, 肯定在比较低的频率（8M）也能满足


2. hold 不受频率影响，12M的时候 hold有违例，就算降到1M, 那个违例还在，违例的大小基本不变。
    当然，不排除你这个 chip 在工作的时候温度 / 电压的一些变化导致它跑出 PT 的工艺 corner覆盖范围，
   从而导致 hold 违例，但是加 20% clk uncertainty 还是有点多。不过基于你的时钟稳定性不好，也许可以理解加这么多的margin, 只要能过就可以，
   最多是over-constrainted 浪费点面积功耗。

另外比较好奇，用的什么工艺和时钟生成方法。按理说 CMOS PLL 产生 10MHz的时钟是很成熟的设计，如果常规的PLL在不同corner 下也是类似的时钟波动范围，
那其实不用加这么多 uncertainty margin, 可以看看 pt sdc是不是有其它约束没有加全，导致pt 看不到仿真时候的一些 timing path.

ljianlin

   

Patrick0809 发表于 2024-12-3 14:24
1、时钟由12M变为8M，时钟上升沿到来变晚，但是path delay没变，所以setup会更加乐观。

> 1、时钟由12M变为8M，时钟上升沿到来变晚，但是path delay没变，所以setup会更加乐观。


这个理解没有问题。所以 setup 一般只需要考虑最高频率下（12M）能过，比它低的频率 (10M / 8M 等等) 肯定也能过，STA一般都用最高频率来检查setup 部分。

> 2、时钟变慢，上一级d触发器q端产生的信号高电平时间相应的变长，所以不会影响下一级d触发器的hold。



hold time的定义，是对start point 和 end point 寄存器同一个上升沿来检查的，因此跟频率无关。有些STA的入门资料介绍这个，附带有时序图，
大概看看就比较清楚，或者直接先记住这个结论，有时间再看资料也可以。