求助：verilog中怎么对信号延时输出

南宫恨

延时时间不固定，或者当有读使能才能输出，就用fifo，要是固定延迟，就简单的delay就好了
always @ (posedge clk) begin
     d1 <= d;
     d2 <= d1;
     .......
     dout <= dn;
end

南宫恨

回复 8# 天浪

如果是延迟在仿真过程中要随着变化，就用fifo
如果只是不同模块例化的时候需要不一样的延迟就加个parameter DLY_NUM
然后
reg [data_width-1:0] data_array [DLY_NUM-1:0]
always @（）
           data_array  <= {data_array [DLY_NUM-2:0], data_in}

assign data_out = data_array  [DLY_NUM-1]

南宫恨

回复 10# 天浪


    用fifo 也不需要用20多个啊，只要在你第一个写信号有效之后，等20几个延迟，产生读信号就可以了