scan pattern仿真波形与ate基台测试波形不一致

Syn2012 · 发表于 2013-7-8 23:52:23

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最近一个项目的dft生成的stuck at pattern的时序仿真(带sdf的时序仿真)ok！但是在实际芯片测试时测试出芯片上有pattern仿真出问题？通过对比tester抓出的输出端口波形与仿真生成的vcd波形对比，确实发现tester与vcd不一致，请问有哪些原因会造成这种测试不通过。如何去定位芯片测试时出现的这种错误。注:现在使用的是tetramax工具生成的pattern，不知道是否有diagnose工具可以去debug？
与大家一起讨论！

Syn2012 · 发表于 2013-7-10 23:03:58

求救啊！求救！

balance0 · 发表于 2020-8-21 14:27:16

请问最后怎么解决的？

柠檬加丙 · 发表于 2020-8-27 11:53:02

balance0 发表于 2020-8-21 14:27
请问最后怎么解决的？

可以用tmax 去做diagnosis！得到可能出错的cell！

balance0 · 发表于 2020-8-28 09:17:37

柠檬加丙发表于 2020-8-27 11:53
可以用tmax 去做diagnosis！得到可能出错的cell！

能具体点吗？dft新手

jinfeier · 发表于 2023-11-16 14:46:35

请问这个问题有大佬有思路吗？求助

燕南飞 · 发表于前天 09:22

你好，我也遇到了相同的问题，我用的工具是Mentor的testKompress。做完布局布线之后，后仿DFT的stuck at是没有问题的。但是芯片流片出来后测试输出与仿真不一致。他刚开始输出是一致的，在某个点开始输出错误。请问有什么办法解决吗？

elone · 发表于前天 09:31

燕南飞发表于 2025-7-15 09:22
你好，我也遇到了相同的问题，我用的工具是Mentor的testKompress。做完布局布线之后，后仿DFT的stuck at是 ...

如果错误很固定，每颗都一样，可以用机台的学习功能，调整测试向量。至于怎么定位原因，我猜多数是跟芯片内某些模拟模块的连接有问题

燕南飞 · 发表于前天 20:48

elone 发表于 2025-7-15 09:31
如果错误很固定，每颗都一样，可以用机台的学习功能，调整测试向量。至于怎么定位原因，我猜多数是跟芯片 ...

你好，请问可以添加联系方式交流一下吗？

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