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查看: 3375|回复: 8

[解决] FPGA配置时间请教

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qd0090
发表于 2014-1-7 11:46:15 | 显示全部楼层 |阅读模式

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本帖最后由 qd0090 于 2014-1-7 16:22 编辑

大家好，有个问题请教：
   我用xilinx 的spartan6， master-serial配置模式。
   发现每次上电的时候FPGA其配置时间过长，已经达到了1.8s。（即FPGA-done低电平持续时间）
   有没有什么设置能够降低这个配置时间？
   我测了一下FPGA的CCLK，即其输出给XCF04S的时钟，才2M，提高这个时钟能够加快其配置么？如何加快这个时钟？
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haitaox
发表于 2014-1-7 12:22:24 | 显示全部楼层
在生成bit文件的时候，可以选择时钟速率的 EM截图_201417122416.png
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gygyg
发表于 2014-1-7 13:43:55 | 显示全部楼层
默认的速率是最慢的，如果需要可以改为并行方式
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qd0090
 楼主| 发表于 2014-1-7 16:18:37 | 显示全部楼层
回复 2# haitaox


    谢谢，已解决，设置为26时，配置时间降低到200ms以内了。
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haitaox
发表于 2014-1-7 22:01:52 | 显示全部楼层
spartan6 的 config手册里说，cclk的速度不是很准确的，由于温度等关系，上下浮动可能有50%，所以看看你的flash信号，是否能够支持到 26*1.5的速率吧。稳定性是第一位的。
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milu1979
发表于 2014-1-8 09:37:55 | 显示全部楼层
大家的回复都很积极啊
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neufeifatonju
发表于 2014-1-13 12:09:06 | 显示全部楼层
程序复杂的话，下载时间还会长的，要快的话用并行吧
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3008202060
发表于 2014-7-24 16:20:13 | 显示全部楼层
学习啦~
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icey09
发表于 2015-3-16 14:31:21 | 显示全部楼层
您好，我用xilinx 的spartan3E， JTAG 下载时，程序可以运行。改为master-serial配置模式，配置芯片为XCF04S，下载成功后，断电再上电，发现无法对FPGA进行重新配置，这是为什么，请指教，谢谢
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