ASIC设计怎么能够绕过FPGA阶段讨论

alexander21th · 发表于 2011-6-6 12:19:40

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

本帖最后由 alexander21th 于 2011-6-6 12:48 编辑

现在多数公司在做asic的时候，都会首先做FPGA版本，这样就会要求提高时序才能保证做FPGA测试的时候不会出现问题。这就会带来一定的问题，时序提高是以面积来换得，同时做ASIC之前先做FPGA也会花掉大量的人力在FPGA上面。
能不能有一种方法在做ASIC就不需要做FPGA了？个人认为这想要将后网表提出来仿真，那么后网表中有太多的参数，仿真起来会也会浪费相当长的时间。
想请问各位有没有什么方法来高效地做ASIC设计？欢迎大家来说说自己的看法。

down_load · 发表于 2011-6-6 13:20:10

仿真不更浪费时间吗？仿真在覆盖率上能跟fpga比吗

alexander21th · 发表于 2011-6-6 19:46:40

据我所知，有的公司是绕过FPGA阶段。

jackertja · 发表于 2011-6-6 22:04:44

使用FPGA的目的是什么呢？
不使用的目的又是什么呢？
FPGA测试出问题是因为时序不满足，除了调整代码，还有其他办法吗？

warmheard · 发表于 2011-6-7 10:14:36

本帖最后由 warmheard 于 2011-6-7 10:16 编辑

FPGA 是无法测试时序问题的，ASIC有自己的后端，可以修各种violation，而FPGA没有这个功能。
FPGA主要测试的内容应该是系统层的问题，比如各个模块的通信是否正常，需要的功能是否能完成，还有就是有的ASIC包含标准的接口，可能需要软件支持，这样用FPGA实现就可以提前吧软件做好并调试好。

ASIC与FPGA有比较多的区别，比如门控时钟，时钟树，ASIC有自己的标准单元库等等，这些问题FPGA都无法保精确模拟，所以一般来说，ASIC设计可能达到上百兆，而FPGA只需要用十几兆或几十兆的时钟来模拟就够了