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[原创] synopsys PT 的latch-based design 在min_pulse_width 检测存在大问题?

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发表于 2017-5-3 12:28:23 | 显示全部楼层 |阅读模式

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对于latch-based design 来说,min_pulse_width 是很重要的检查。

我们是主clock tree 做几十级buffer,然后到模块级,在模块级再产生pulse。

但是,我们发现,synopsys 对于latch 的 min_pulse_width 的检测是把上升沿和下降沿两条delay 相减来算。
这种算法在目前 derate 和 SI 下根本没有意义。

这种算法把主干时钟的crosstalk /derate 也加入了,这是200ps 级的差异。比我们pulse 还宽。

因为我们pulse 是模块上产生的,正确的做法是只检查pulse之后的derate和SI 才对。

我们CRPR 是打开的。

不知道是我们设置的错误,还是synopsys 本身工具的问题,问了下synopsys AE ,没说明白如何解决。
发表于 2017-5-3 14:36:05 | 显示全部楼层
那你可以不考虑derate啊,有什么问题呢?再说了,你的clock path有crosstalk难道不修吗?
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 楼主| 发表于 2017-5-3 15:01:00 | 显示全部楼层
回复 2# chanshi634

主干上应该不影响pulse的宽度。
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