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[求助] 有没有关于错误注入的仿真相关资料 UVM

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发表于 2016-10-24 22:39:50 | 显示全部楼层 |阅读模式

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本帖最后由 dyytx 于 2016-10-24 22:53 编辑

有没有关于错误注入的仿真相关资料 UVM?
仿真的时候想防一些异常的情况
比如我之前问的发一个数据包,带crc校验的,如果要发错误的,有什么方法?

我现在实现的是写了两个sequence,一个发正确的crc,一个发错误的crc,
但是如果包的错误类型很多,那不是得一种错误对应一个sequence?有没有方法不改sequence,不改driver,只改顶层的testcase

大家一般都怎么仿真这种错误注入的testcase
发表于 2016-11-2 23:06:16 | 显示全部楼层
加个用于开启传输错误crc的开关就好了
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发表于 2016-11-3 13:04:38 | 显示全部楼层
写TRANS的时候,顺带写一个CRC正确错误的开关即可。
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发表于 2020-2-14 12:53:51 | 显示全部楼层
UVM Sequence Item Based Error Injection

seq_Item_error_injection_snug_final_paper.pdf

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