EETOP 创芯网论坛 (原名:电子顶级开发网)

便捷登录,只需一步

找回密码

  登录   注册  

快捷导航
搜帖子
Synopsys白皮书下载:5G如何影响芯片设计 (奖励300信元)
查看: 2522|回复: 14

[求助] Xilinx FPGA 综合报错

[复制链接]
发表于 2016-10-13 22:41:08 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有帐号?注册

x
报错信息如下:
hdlCompiler:1654 - "C:\......\XXX.v" Line 107: Instantiating <XXX> from unknown module <ABC>
其中ABC是添加到.v文件的IP核,请问一下大家要解决这个问题应该修改ISE工程目录下的哪些文件呢?
发表于 2016-10-14 11:04:17 | 显示全部楼层
截图或者贴出来那块的代码看看
回复 支持 反对

使用道具 举报

 楼主| 发表于 2016-10-14 13:41:43 | 显示全部楼层
本帖最后由 王虾 于 2016-10-14 13:47 编辑

这个是实例化部分

这个是实例化部分

这个是实例化部分



这个是报错信息

这个是报错信息

这个是报错信息
回复 2# z894811350
回复 支持 反对

使用道具 举报

发表于 2016-10-14 14:37:15 | 显示全部楼层
IP核 你就添加他生成的对应的.xco文件啊,别添加.v文件
回复 支持 反对

使用道具 举报

发表于 2016-10-14 14:46:16 | 显示全部楼层
fft是IP核的名字么?工程目录截个图
回复 支持 反对

使用道具 举报

 楼主| 发表于 2016-10-14 15:36:27 | 显示全部楼层
回复 4# vigorkylin
搜狗截图20161014153810.png
工程目录如上所示,用的是.xco文件
回复 支持 反对

使用道具 举报

 楼主| 发表于 2016-10-14 15:38:01 | 显示全部楼层
回复 5# z894811350
截图在6楼,工程里用了FFT和锁相环两个IP核,但FFT综合报错而锁相环正常
回复 支持 反对

使用道具 举报

发表于 2016-10-14 16:07:18 | 显示全部楼层
pll 没有问题,说明你可以正确添加IP core,那么为什么fft会有问题呢?是否二次编辑过fft,导致有些端口没了,但是你例化的module没有及时更新导致端口对不上,so cannot find module,总之应该是不够认真导致的问题吧。
回复 支持 反对

使用道具 举报

 楼主| 发表于 2016-10-14 16:17:29 | 显示全部楼层
本帖最后由 王虾 于 2016-10-14 18:31 编辑

回复 8# z894811350
FFT IP核有修改过,我新增了一个端口,然后regenerate,跑仿真没问题,端口的映射也检查了很多遍,附上IP核端口和我的实例化端口:

搜狗截图20161014161935.png
回复 支持 反对

使用道具 举报

发表于 2016-10-16 13:12:04 | 显示全部楼层
回复 6# 王虾


    你的FFT IP 怎么是VHDL的?你从verilog文件里直接实例化VHDL实例,我感觉不通,你在生成IP的时候语言选择verilog呀
回复 支持 反对

使用道具 举报

您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐上一条 /2 下一条

关闭

小黑屋| 关于我们| 联系我们| 在线咨询 |  EETOP 创芯网 ( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2020-12-5 07:29 , Processed in 0.077315 second(s), 11 queries , Gzip On, Redis On.

Powered by Discuz! X3.4

© 2001-2017 Comsenz Inc.

快速回复 返回顶部 返回列表