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[原创] CSMC工艺,版图DRC中报错SCNONECT conflict,怎么回事?

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发表于 2016-7-19 13:56:41 | 显示全部楼层 |阅读模式

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各位大神,
有谁用过CSMC 0.5+0.35(0.5umFEOL_0.35umBEOL_Mixed_Signal_Process)这个工艺吗?

碰到这样一个问题,电路原理图中:有两种地,模拟地和数字地,版图画完后,DRC和LVS报出错。

DRC报错:SCNONECT conflict,multiple stamping occured。
@soft_check——10:ptap causing multiple stamped connections to bulk
EXTERNAL ptap bulk ==0 INSIDE ALSO NOT CONNECTED REGION
大致意思是两个地通过衬底短接在一起了。

不知道CSMC这个工艺,版图为什么会报这个错误?版图中我也加了PSUB2这一层次来隔离啊。

有谁知道这是怎么回事吗?
咨询MPW代理的技术支持,它们也是水平很low的那种。
有谁知道CSMC技术支持的联系方式不?
发表于 2016-7-19 21:45:46 | 显示全部楼层
看下design rule里面的相关描述呢~
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发表于 2016-7-20 12:30:44 | 显示全部楼层
和工艺无关,只要有多个单独的地必然会报错!因为只有一个衬底。解决方法是用辅助层把地分开,有些工艺叫PSUB2,可以看看lvs程序,应该有划分衬底的定义
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发表于 2016-7-20 12:31:29 | 显示全部楼层
和工艺无关,只要有多个单独的地必然会报错!因为只有一个衬底。解决方法是用辅助层把地分开,有些工艺叫PSUB2,可以看看lvs程序,应该有划分衬底的定义
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 楼主| 发表于 2016-7-20 14:25:19 | 显示全部楼层
回复 4# smilodon

谢谢你的回复,
版图中我也加了PSUB2这一层次来隔离啊。

DRC就是报错,我怀疑DRC文件有问题。
所有NMOS器件的衬底,Ptap必须连在一起,才不会报SCNONECT conflict。
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发表于 2018-4-30 22:00:32 | 显示全部楼层
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