Verilog基本电路设计之一（单bit跨时钟域同步）

杰克淡定 · 发表于 2018-8-31 16:27:32

楼主，最后一个进程没有看懂，是用A的时钟来采集B时钟域的信号么？小白不理解这个进程用意，希望大神指点
...
bingo426 发表于 2018-6-10 20:59

登录/注册后可看大图

signal_b1_a2用来反馈回clka时钟域，清除clka下的脉冲展宽信号。这里不能直接使用signal_b_b1，因为signal_b_b1是clkb时钟域下的信号，所以要把它同步回clka时钟域后再使用。

leijing · 发表于 2018-9-11 09:56:37

回复 91# ljxrsly

综合的时候会忽略掉

leijing · 发表于 2018-9-11 09:57:50

回复 99# 何妨轻佻

估计你使用的是阻塞赋值，应该使用非阻塞赋值

yanzhang98 · 发表于 2018-9-19 08:09:48

谢谢，学习了

eagleyhb · 发表于 2018-9-25 20:13:42

围观围观

eagleyhb · 发表于 2018-9-27 21:40:07

看了大神的帖子，受益

阳光12 · 发表于 2019-3-15 22:31:59

有没有人愿意把楼上的讨论整理成文档

chen_920903 · 发表于 2019-8-1 14:23:05

楼主厉害赞一个

chen_920903 · 发表于 2019-8-1 19:50:00

冲出藩篱发表于 2016-11-7 19:57
回复 58# 杰克淡定

用握手的电路来对应下面这段话，是不严谨的。

您好冒昧回复
“clka下的脉冲信号，同步到clkb时钟域下，它对于clka与clkb的时钟频率关系没有任何限制，快到慢，慢到快都没问题。其主要原理就是先把脉冲信号在clka下展宽，变成电平信号，再向clkb传递，当确认clkb已经“看见”信号同步过去之后，再清掉clka下的电平信号”
这段话，我理解的意思是只关心第一个脉冲的到来时刻，对于之后的信息是不在乎的，所以丢失也无所谓，所以才会有快到慢，慢到快都适用这一说法。

mue1234 · 发表于 2019-8-21 14:57:28

good，learn alot

[原创] Verilog基本电路设计之一（单bit跨时钟域同步）

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