数字电路图仿真

236829635 · 发表于 2013-12-25 19:51:47

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使用Cadence 做数字电路设计，可以使用verilog代码进行仿真，可以提取寄生参数做后仿真。如何使用导出的电路图做仿真。可以使用电路图做仿真吗？求解释。

jinwei91 · 发表于 2013-12-25 22:30:53

可以，就是前仿，不过电路图没包含物理信息，仿出来timing不准。

236829635 · 发表于 2013-12-25 22:38:23

回复 2# jinwei91

如何仿真呢？这个电路不是由综合后生成的.V文件导入ICFB&生成的吗？如何解释可以仿真

jinwei91 · 发表于 2013-12-25 22:46:18

不知道你是用什么工具仿。综合出来的v导到virtuoso的电路可以用virtuoso导出cdl之后扔到pt或者nt里面仿真。如果是手画的规模不大的直接用hspice仿cdl，精度更高。

236829635 · 发表于 2013-12-25 22:59:12

回复 4# jinwei91

我的代码行为级仿真是使用Cadence 的NC-Verilog进行仿真的。导入virtuoso中，能使用Cadence 中的工具进行仿真吗？

jinwei91 · 发表于 2013-12-25 23:00:14

回复 5# 236829635

cadence的工具没做过仿真。我做的仿真都是s家的工具。

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