用NCverilog 仿真，加入sdf后，工具提示将负值变为0了，求大神解答~

dennisi123 · 发表于 2013-6-10 15:01:23

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本帖最后由 dennisi123 于 2013-6-10 15:02 编辑

RT，NCverilog提示：ncelab: *W,SDFNL1 (/Plib/digital/chart35/layout_used_SE/lib/chart35.v,11729|5): Attempt to annotate a negative va
lue to a 1 limit timing check in instance (shiftreg_test.t1.u3.latch238_reg_15_), setting to 0 <./final1.sdf, lin
e 253950>.

求哪位大侠知道怎样让仿真工具不把负值变为0呢？
我打开ncverilog的命令是： ncverilog -f ncscript1
ncscript1的内容如下：

testbench3.v
-v /Plib/digital/chart35/layout_used_SE/lib/chart35.v
-v /home/LHG/zzyu/houfang0606/final1.v
+ncaccess+rwc -s +gui +neg_tchk

final1.v是PR后抽出的网表。
之前发了好几个帖子都沉了。还有十天就要流片了。急急急。。。。

dennisi123 · 发表于 2013-6-10 16:49:34

没有人遇到和我相同或相似的问题吗？？？

dennisi123 · 发表于 2013-6-10 18:39:50

继续自己顶，求高手解答！

wendy.gg.yang · 发表于 2013-6-14 15:05:30

确实遇到过这样的问题，这样必须保证后仿时使用的lib的verilog file中timingcheck和sdf中的函数一致，比如sdf中如果要生成负的hold，那么必须使用的是$setuphold函数，而不是setup，hold分别独立，lib的•v 档中也是一样的。
ps：如果即便hold从负值变成了0，你的后仿还是可以过的话，那就没有什么问题