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查看: 3497|回复: 5

看了斑竹编写的PCI IP CORE有几个不明白的地方

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发表于 2006-6-7 18:05:04 | 显示全部楼层 |阅读模式

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我是PCI的初学者,看了斑竹编写的PCI IP CORE有几个不明白的地方。
BAR0是怎么赋值的?没看懂
还有RD_REG ,TEST_REG 两个寄存器怎么定义的呢?
L_P_DA,根本没用到啊
ADDR既是端口名 又是寄存器名,verilog里面可以复用吗?
看在小弟初学的份上,高手帮忙解答一下可以吗?
发表于 2006-6-8 10:58:43 | 显示全部楼层

看了斑竹编写的PCI IP CORE有几个不明白的地方

always @(posedge PCLK or negedge RST_N)
begin
     if (~RST_N) BAR0_REG <= 12'B0;
else if (WE_BAR0) BAR0_REG <= AD[31:20];//ADIO[31:20];
end
TEST_REG 确实是没有定义,所以编译应该有错误的,这里这是用来做一个简单的测试,你可以定义一下,然后做一个读写测试,以便证明该PCI CORE可以使用
ADDR既是端口名 又是寄存器名,VERILOG里面可以这样用的
 楼主| 发表于 2006-6-8 12:00:44 | 显示全部楼层

看了斑竹编写的PCI IP CORE有几个不明白的地方

多谢斑竹的指导
我对这段程序还有点疑问:wire TRDY,STOP;  
状态机中为什么不使用TRDY_N,STOP_N;  这两个信号呢?
而且对TRDY,STOP怎么赋值呢?他们的意义是什么啊?
else if (!FRAME_N && (current_state == S_IDLE_S)) begin
          ADDR <= AD[4:0];
在FRAME有效的情况下current_state == S_IDLE_S成立吗?
我以前总觉得FRAME有效  状态不是S_BUSY_S就是 S_DATA_S,
麻烦斑竹指正我得错误,多谢
 楼主| 发表于 2006-6-8 20:38:33 | 显示全部楼层

看了斑竹编写的PCI IP CORE有几个不明白的地方

[这个贴子最后由1002540在 2006/06/08 08:40pm 第 1 次编辑]

能不能把配置读和写的仿真波形文件给我参考一下?本人是新手,正要做一个VHDL的
IPCORE,如果是用QUARTUS仿真的就好了,手上只有QUATTUS,请斑竹帮忙,谢谢。
LIXUNHUAN2002@163.COM
 楼主| 发表于 2006-6-9 16:40:21 | 显示全部楼层

看了斑竹编写的PCI IP CORE有几个不明白的地方

assign AD = rd_en ? AD_D : 32'BZZ;     
assign P_L_DA = AD;
我仿真的时候怎么该是在AD线上的都跑到P_L_DA 上了?
发表于 2014-12-31 19:47:27 | 显示全部楼层
kankan ziliao!!!!!!!!!!!!!!!!!!!!!!!!!!!!!
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