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楼主: Timme

[讨论] 自己写的DDR2控制器(含PHY)在FPGA上跑到1066了【27楼更新手动PR/时钟树介绍】

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发表于 2012-8-17 15:18:37 | 显示全部楼层
回复 40# Timme


   非常感谢!
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发表于 2012-8-17 16:12:49 | 显示全部楼层
回复 36# Timme


    在ISE里试了一遍,感觉如果是普通IO进来的时钟和数据,则内部再怎么时钟树,也无法跑到很高的频率。
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发表于 2012-8-17 16:13:59 | 显示全部楼层
回复 41# ysxiliu


   set_net_delay -min 0.000 -from [get_nets {clk_buf}] -to [get_nets {clk_buf2}]   set_net_delay -max 0.200 -from [get_nets {clk_buf}] -to [get_nets {clk_buf2}]
如果我这样写的话,clk_buf和clk_buf2间的延时是不是就在0.1到0.2之间呢?
但是我输入report_path -from clk_buf -to clk_buf2,显示的是0.251
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 楼主| 发表于 2012-8-17 16:28:31 | 显示全部楼层


   
回复  Timme


    在ISE里试了一遍,感觉如果是普通IO进来的时钟和数据,则内部再怎么时钟树,也无法跑 ...
kaiseradler 发表于 2012-8-17 16:12



我基本不用Xilinx,不过建议你以PlanAhead引擎为准并开启cppr
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 楼主| 发表于 2012-8-17 16:45:46 | 显示全部楼层


   
回复  ysxiliu


   set_net_delay -min 0.000 -from [get_nets {clk_buf}] -to [get_nets {clk_buf2}] ...
ysxiliu 发表于 2012-8-17 16:13



约束的最大值如小于物理极限最小值是没有效果的,你可以先尝试把min和max都设大点看看。
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发表于 2012-8-17 16:55:20 | 显示全部楼层
回复 44# Timme


    我回去后,用quartus试试。最好能提供一个参考设计给我们参考参考。我始终感觉如果上板调试,估计很悬。
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发表于 2012-8-17 16:58:04 | 显示全部楼层
回复 43# ysxiliu


    为什么你每一次回复都有广告!
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发表于 2012-8-17 17:01:05 | 显示全部楼层
回复 47# kaiseradler


   我不知道。。。是系统加上的广告吧
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发表于 2012-8-17 17:03:56 | 显示全部楼层
回复 45# Timme


   懂了,谢谢您!
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发表于 2012-8-17 17:11:29 | 显示全部楼层
LZ你好,怎样理解 “虽然全局时钟到每个DFF的平均Skew较小,但绝对延时是比较大的(ns级)”
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