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[讨论] 自己写的DDR2控制器(含PHY)在FPGA上跑到1066了【27楼更新手动PR/时钟树介绍】

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发表于 2012-8-10 19:08:42 | 显示全部楼层 |阅读模式

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本帖最后由 Timme 于 2012-8-16 21:02 编辑

前后花了半个月完成,不过控制器代码2天就写好了,时序调了近10天才完美。。。手动布局、手动时钟树都用上,今天终于跑上1066~


Stratix III -3速度的片子,官方的ALTMEMPHY只支持到667。挂的是三星DDR2-800,上1066也是超频跑了~

欢迎大家对DDR2方面的问题进行讨论~~~
发表于 2012-8-11 11:00:36 | 显示全部楼层
牛,代码共享不,呵呵
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发表于 2012-8-11 20:57:55 | 显示全部楼层
牛,稳定不?
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 楼主| 发表于 2012-8-11 22:07:46 | 显示全部楼层
回复 3# tiangua


   800及以下很稳定,1066的话信号质量差了很多 ,PHY只能刚好锁住。
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发表于 2012-8-12 14:14:57 | 显示全部楼层
能共享下代码和设计规范吗?
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 楼主| 发表于 2012-8-12 17:32:56 | 显示全部楼层
本帖最后由 Timme 于 2012-8-12 19:36 编辑

回复 5# ysxiliu


虽然猜到有人想要代码,但代码真不是关键。我搞定这个东东花了十几天 ,写代码才占两天,剩下的时间都在搞时序/PR。同样的代码,一开始时序没设全(我自以为设全了)时上板根本不动弹或者只能跑DDR2-400。

控制器代码的话,照着美光Datasheet的启动步骤来初始化,然后把读、写、刷新实现了就基本完成了(读写使用Auto Precharge可最大限度简化逻辑),效率可以慢慢优化,根本不急。我现在这个控制器逻辑就做得很简单,寄存器还没到200个。


时序的话容易遗漏的地方太多了:input/output delay要设双沿,然后要砍断很多伪路径(有些路径只分析半周期,有些路径只分析整周期);两个Clock Gating检查(DQS_i、DQS_o,其中DQS_i的Gate信号有两个);三个时钟域(命令时钟域CK、读数据时钟域DQS_i、写数据时钟域DQS_o);一个Clock Skew检查(CK和DQS_o的Skew,其实主要检查的是DQS Pad的oe信号,保证Write Postamble)。

P&R的话时钟树创建三个共同时钟路径点:整个控制器的时钟(靠近控制器逻辑)、命令输出时钟(靠近CK/CK#的Pad)、数据输出时钟(靠近DQS/DQS#的Pad)。写时钟的时候没有PHY调整,所以布局应比读电路更优先。创建共同时钟路径可以让Timequest通过CPPR优化Slack,如果直接用CLKCTRL过来的全局时钟,那时钟路径的OCV范围就高达几百ps,在我这片-3速度的Stratix III上跑上1066根本不要想。。。
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发表于 2012-8-12 20:38:13 | 显示全部楼层
那分享下时序约束那些吧,不然楼主这么就是炫耀贴啊
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 楼主| 发表于 2012-8-12 21:03:01 | 显示全部楼层
本帖最后由 Timme 于 2012-8-12 21:04 编辑



时序约束我楼上已经用文字初略描述了,你有兴趣可以就其中几点细问啊,比如怎样实现Clock Gating约束(Timequest中没有set_clock_gating_check命令),或者怎样在PR时平衡CK和DQS的skew啊之类。。。


你也不想我把sdc贴出来刷屏吧,那个没完善的文档说明没什么意义。。。
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发表于 2012-8-13 09:03:42 | 显示全部楼层
回复 6# Timme


   感谢楼主细心的回复!
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发表于 2012-8-13 09:07:27 | 显示全部楼层
回复 6# Timme


   还有一点不是很明白,也想请教一下楼主。我一直不是很明白,FPGA上怎么做P&R,我一直以为这些工作时FPGA自动完成了,不能手动去控制...
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