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楼主: damonzhao

[讨论] 后端基本概念讨论专用贴

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发表于 2017-6-13 17:36:57 | 显示全部楼层
刚看完大神的各种解答,收益颇多。我是刚转数字后端的新人,最近在学习DCG flow,期间遇到一些基础概念和术语不是很理解,还请大神指点一二:

1、LIB_CON是什么?我的感觉是各种不同的测试corner,我看了它底下list中有“wc”"wcl""ml""lt""tt"这五种,分别是什么?

2、search_path的作用是什么?

3、*_opt_net是什么?做什么用的?

4、svf又是什么文件?看起来好像是一个result。

5、在create milkway library时,脚本中做了一堆setting(如下)的目的是做什么?
     set mw_power_net VDD
     set mw_ground_net VSS
     set mw_power_port VDD
     set mw_ground_port VSS
     set mw_logic1_net VDD
     set mw_logic0_net VSS

6、然后下面有一段脚本,我不是很懂它的意思,能帮我讲解一下吗??
set link_library {*}
foreach path $search_path {
       foreach file [ glob -nocomplain $path/*.db ] {
              foreach key [ array names character ] {
                    set tmp [ set character ($key) ]
                    if {[regexp "${tmp}" $file]} {set link_library [ concat $link_library $file ]}
              }
       }
}

我比较菜,还请大神不吝赐教!!!感谢!!!!
发表于 2017-7-3 11:08:05 | 显示全部楼层
回复 482# dyytx


   uncertainty越大,提供的余量就越大,时序越容易通过
发表于 2017-7-17 14:02:48 | 显示全部楼层
回复 483# wink1988

我也是新手正在学习中,可以一块交流1。corner是对设计时序在不同条件下能否met的一个体现,就是在各种条件下都能满足就行了
wc  : worst case
wcl  : worst case low temperature ( -40C)
wcz : worst case zero degree,
bc : best case
lt : low temperature best case
ml : max leakage case
tc : typical case
这个是其他帖子的答案,没找到tt

2。search path我的理解就是让工具能够找到你的库文件
3。具体的命令你可以去使用man或者-help来找到答案,很详细。
4。svf是在逻辑综合时产生的一个文件,记录了设计变化的一些信息,主要用于FM验证
5。是设置变量的作用吧,之后的脚本中都可以使用VDD。VSS。
6。脚本也不是很懂,应该是对库文件进行了一些设计。



欢迎大家指点!!!!
发表于 2017-7-17 14:08:10 | 显示全部楼层
回复 484# skew


   我认为uncertainty应该是减小了时钟周期,虽然是为了留余量,但在进行时许分析的时候是不好过的,当设计到了最后时无法再修下去的时候,可以考虑这个余量的部分了,所以应该是缩紧了时序吧。
发表于 2017-7-20 11:24:29 | 显示全部楼层
回复 486# wks
对,我想明白了,应该是让时序更紧了
发表于 2017-7-28 14:37:16 | 显示全部楼层
INNOVUS 里讲的ROW 和SITE是指什么
发表于 2017-8-31 20:38:59 | 显示全部楼层
回复 1# damonzhao

这都这么多楼了,楼主还能粗线么? 求扫盲sigma和 monte carlo
发表于 2017-9-7 19:49:18 | 显示全部楼层
STA/postsim时有很多corner,这些corner对应了不同的PVT,不同的corner还要和不同的RC一起组合STA,

这里的RC是什么概念,RC是不是PVT一样,可以组合定义一个corner,这个RC值是工厂定义的吗?
发表于 2017-9-7 20:00:06 | 显示全部楼层
回复 481# 破红尘

rc corner和PVT corner是完全独立的,还是可以把这些参数整合到一起,不同的值(PVt和RC)组一个不同的corner
发表于 2017-9-8 16:53:57 | 显示全部楼层
新手请教各位高人,我修改约束后进行post-synthesis timing 仿真,发现约束对仿真波形没有影响,无论是set clock latency还是set minimum delay ,加不加约束波形都是一致的,请问是为什么?
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