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[求助] 分频器时序约束问题

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发表于 2011-12-7 12:53:45 | 显示全部楼层 |阅读模式

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本帖最后由 keelinx 于 2011-12-7 13:58 编辑

现有如下图分频器: clk_div_0.jpg

源clk和分频产生的clk_div都会驱动很多寄存器,现在要设定两个时钟为异步时钟
create_clock -name clk……
create_generated_clock -name clk_div reg1/Q……
set_clock_groups -logic_exclusive -group [get_clocks clk] -group [get_clocks clk_div]……
这样设定的话,从reg1/Q→reg1/D的组合路径上没有约束,而这条路径上需要有约束。
如下设置false path也不行
set_false_path -from [get_clocks clk] -to [get_clocks clk_div]
set_false_path -from [get_clocks clk_div] -to [get_clocks clk]
reg1/Q→reg1/D依然没有约束。
请问这种分频器该如何加约束?
多谢多谢!
 楼主| 发表于 2011-12-7 13:12:49 | 显示全部楼层
另外,为了约束正确,在分频器后面加了一级触发器,如下图:
clk_div_1.jpg

这级触发器没有从Q到D的反馈路径,因此,分频的时钟定义在这个点上,按照如下方法约束时序不会造成约束错误:
create_clock -name clk……
create_generated_clock -name clk_div reg2/Q……
set_clock_groups -logic_exclusive -group [get_clocks clk] -group [get_clocks clk_div]……但是从逻辑上讲,这个触发器完全是没必要的
又没有比这更好地办法?不加触发器该如何加约束?
谢谢了先
发表于 2011-12-7 13:25:18 | 显示全部楼层
本帖最后由 nicholas08 于 2011-12-7 13:28 编辑

这两个时钟永远都是同步时钟。。。

created_generated_clock (-edges {} or divide_by xx).这就算约束了,工具会自动帮你去满足timing.
 楼主| 发表于 2011-12-7 13:33:09 | 显示全部楼层
回复 3# nicholas08
或许两个时钟永远都是同步时钟,但是如果我不想让 穿行于两个时钟域的组合逻辑有时序约束(比如clk_div驱动的寄存器输出地数据经过组逻辑后被clk驱动的寄存器采集),该如何设置?谢谢!
发表于 2011-12-7 13:38:17 | 显示全部楼层
balance 这2个clock啊,  只要他们的latency一样, timing就能满足

第一种path是loop path吧,  

一般master clock和他的generated clock都是要balance的, CTS的时候
 楼主| 发表于 2011-12-7 13:48:24 | 显示全部楼层
回复 5# icfbicfb
多谢版主回答,可能我没有说清楚,我是说在第一种情况下该如何加约束以保证分频器之外master clock和generated clock驱动的寄存器之间不检查timing约束(即false path),但是这个分频器中的寄存器反馈路径(即图上reg1/Q→组合逻辑→reg1/D)要检查timing约束(即由master clock约束)?好长啊~
多谢多谢!
发表于 2011-12-7 14:04:23 | 显示全部楼层
要是path很具体的话,你直接 set_max_delay/set_min_delay/set_data_check 指定好了,

控制下delay
发表于 2011-12-7 15:24:36 | 显示全部楼层
有一个非常简单的解决方法
在你1#贴的clk_div之后,加一个clock buffer,
create_generated_clock 从那个clock buffer的输出端开始,
这样,reg1 Q到D的时序就不会被挤掉了
 楼主| 发表于 2011-12-7 15:59:26 | 显示全部楼层
多谢二位版主和nicholas08的的热情回复。
发表于 2012-3-11 23:56:29 | 显示全部楼层
请问在综合之前单元的例化名不知道,怎么使用内部的pin?
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