Modelsim反标sdf文件成功后，后仿真时报错$setup

staceyhoney5 · 发表于 2011-12-7 11:02:27

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# ** Error: E:/post_sim/denrq1.v(88): $setup( negedge ENN:5599 ps, posedge CP:6006 ps, 1100 ps );
# Time: 6006 ps Iteration: 0 Instance: /test/CHIP/chip/nk8051top/ethe_face/tx_buf1_DIN_LowByte_reg_4_
1.sdf是pt生成的，而且pt报告没有setup和hold违例才去做后仿的，怎么还会报错？难道是lib和verilog库不匹配？
2.上面的错误是不是说使能ENN信号的下降沿在5599ps时到来，时钟CP在6006ps时到来，两者在库里定义的最小时间差应该是1100ps而现在建立时间有违例？
3.时钟周期是166ns，6006ps根本没有在时钟的上升沿啊，就算加上latency，上升沿也不会在该时刻到来啊
4.在6006ps复位信号也没有到来，信号都处在不确定态，怎么会有建立时间违例呢……

icfbicfb · 发表于 2011-12-7 13:44:13

margin不够，你pt 的slack余量多少？

cadance · 发表于 2011-12-7 13:54:27

a) you'd better to look at the sim model carefully.
sometimes the notifier changed not like what u expect.

b) pt no violation != sim no violation.
for some false path (async signals) even double sync instance.

c) btw, some pt constraints are not correct. right?

staceyhoney5 · 发表于 2011-12-7 18:57:59

回复 2# icfbicfb

我看到仿真时提醒
# ** Warning: (vsim-3448) CHIP_max.sdf(164180): Setting negative specify check constraint (-1096 ps) to zero.
是不是由于Modelsim把负的约束设成0导致的啊。库里的器件确实有library hold time和setup time为负值的情况
是不是把neg_chk选项打开就可以了？