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[求助] Modelsim反标sdf文件成功后,后仿真时报错$setup

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发表于 2011-12-7 11:02:27 | 显示全部楼层 |阅读模式

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# ** Error: E:/post_sim/denrq1.v(88): $setup( negedge ENN:5599 ps, posedge CP:6006 ps, 1100 ps );
#    Time: 6006 ps  Iteration: 0  Instance: /test/CHIP/chip/nk8051top/ethe_face/tx_buf1_DIN_LowByte_reg_4_
1.sdf是pt生成的,而且pt报告没有setup和hold违例才去做后仿的,怎么还会报错?难道是lib和verilog库不匹配?
2.上面的错误是不是说使能ENN信号的下降沿在5599ps时到来,时钟CP在6006ps时到来,两者在库里定义的最小时间差应该是1100ps而现在建立时间有违例?
3.时钟周期是166ns,6006ps根本没有在时钟的上升沿啊,就算加上latency,上升沿也不会在该时刻到来啊
4.在6006ps复位信号也没有到来,信号都处在不确定态,怎么会有建立时间违例呢……
发表于 2011-12-7 13:44:13 | 显示全部楼层
margin不够, 你pt 的slack余量多少?
发表于 2011-12-7 13:54:27 | 显示全部楼层
a) you'd better to look at the sim model carefully.
     sometimes the notifier changed not like what u expect.

b) pt no violation != sim no violation.
     for some false path (async signals) even double sync instance.

c) btw, some pt constraints are not correct. right?
 楼主| 发表于 2011-12-7 18:57:59 | 显示全部楼层
回复 2# icfbicfb

我看到仿真时提醒
    # ** Warning: (vsim-3448) CHIP_max.sdf(164180): Setting negative specify check constraint (-1096 ps) to zero.
是不是由于Modelsim把负的约束设成0导致的啊。库里的器件确实有library hold time和setup time为负值的情况
是不是把neg_chk选项打开就可以了?
发表于 2011-12-21 11:14:41 | 显示全部楼层
回复 2# icfbicfb


   
margin不够是错误么
发表于 2012-2-16 12:03:01 | 显示全部楼层
回复 1# staceyhoney5


    请问你的问题解决了没?我也遇到类似的问题!
发表于 2012-2-17 21:48:33 | 显示全部楼层
哥们,这问题解决了吗,我也遇到这问题了,是什么原因引起的啊?
发表于 2012-2-27 15:58:42 | 显示全部楼层
回复 4# staceyhoney5


    请问neg-chk选项在哪里?
发表于 2012-2-27 17:16:20 | 显示全部楼层
请问你的问题解决了吗?怎么解决的呀?
发表于 2012-2-28 14:55:10 | 显示全部楼层
回复 1# staceyhoney5
“在6006ps复位信号也没有到来,信号都处在不确定态,怎么会有建立时间违例呢”既然复位还没有到来,有时需违例是因为信号处于X态,仿真工具并不知道此时信号是否在变化,报violation你可以不关心呀!
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