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楼主: jackertja

[原创] IC前端设计絮论

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发表于 2011-9-30 15:52:46 | 显示全部楼层
回复 1# jackertja


    写的非常好,学习中
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发表于 2011-10-3 20:58:01 | 显示全部楼层
谢谢楼主的分享。
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发表于 2011-10-6 23:52:27 | 显示全部楼层
谢楼主好人啊
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发表于 2011-10-11 15:34:28 | 显示全部楼层
回复 1# jackertja

支持原创,楼主可以出书啊 内容整理的更有条理就好了
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发表于 2011-10-16 21:50:02 | 显示全部楼层
mark一下 楼主分享精神
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发表于 2011-10-26 21:00:28 | 显示全部楼层
楼主写的不错,只是内容太少了
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发表于 2011-10-31 14:24:15 | 显示全部楼层
看看,慢慢积累~ 向楼主看齐~
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发表于 2011-10-31 19:43:22 | 显示全部楼层
非常感谢楼主分享,谢谢了
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发表于 2011-11-1 08:45:20 | 显示全部楼层
Funtion 和task与module有什么区别吗?直接用module来代替不就得了吗,好像task在有些verilog还不支持,在仿真里面用的多是吧
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发表于 2011-11-1 09:03:49 | 显示全部楼层
支持楼主
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