在cadence ADE中做数字(verilog)和模拟模块(spice)的混合仿真tutorial

opteronfx · 发表于 2008-5-20 00:37:49

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相信很多人有这个疑问，就是在一个大一点的模块中，一个模块是纯数字的，如verilog模块，一个是模拟的，用spice网表甚至是layout extract出来的extraction view，怎样做混合仿真？请看tutorial

ainibubian_920 · 发表于 2008-5-20 07:48:18

懂好动好

nan123chang · 发表于 2008-5-20 18:47:21

不错，想必今后能用到。

ligui0124 · 发表于 2008-5-25 19:32:04

好 don

mainhand · 发表于 2008-5-26 13:47:34

正好需要，谢谢

jianchongzhou · 发表于 2008-7-21 17:10:56

SpectreVerilog 是比较老的混合仿真工具了,现在一般用NC比较好,支持混合描述

sc266 · 发表于 2008-7-23 14:41:20

thanks, buddy

gaotiecheng · 发表于 2008-7-27 15:28:54

好东西

sonicll · 发表于 2008-8-15 09:53:13

不错，想必今后能用到。

2000a · 发表于 2008-8-21 00:47:21

很好啊！！！

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