Design Compiler 到IC Compiler 流程問題

leesg · 发表于 2010-6-21 15:13:52

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小弟是新手, 想請教一下幾個問題
原始設計裏, 使用verilog code設計電路,
包括一個  A_top.v  B.v C.v
而A_top.v 會包含 "多個" B.v 及"多個" C.v 的 modules (在DC裏做uniguify)

1. 先用Design Compiler, 把 A_top.v及B.v C.v放進去,
再設定相關 clk, constraint, 之後, 引進工藝庫(set library)
做 link, 待結束後, 存檔成 A_top_dc.v
2. 打開 ICC, 設定 search_path, library後, create new lib (Milkyway)
之後出現問題了 : 目前是用VMware模擬Linux, 不知道是否ICC判斷Windows下
的OS檔案系統無法lock, 請問是否要把原始檔拷貝到 Linux內, 不要放在 share folder裏 ?

icc_shell> link
  Linking design 'A_top'
  Using the following designs and libraries:
  --------------------------------------------------------------------------
  * (76 designs)             /mnt/hgfs/vmshared/A_top_only/A_top.db, etc
  fast (library)             /mnt/hgfs/vmshared//syn_dc/core/fast.db
  slow (library)             /mnt/hgfs/vmshared/syn_dc/core/slow.db
Info: Creating auto CEL.
WARNING : Could not create cell lock file, giving up. Pleae check the link command

mortezajon · 发表于 2010-6-22 03:38:13

shicong · 发表于 2010-6-22 09:52:46

把原始檔拷貝到 Linux內, 不要放在 share folder裏

Richardqin1 · 发表于 2010-7-11 21:38:04

谢谢好东西分享啊

lizhaohong520@ · 发表于 2011-5-11 15:53:06

ICC 难学不··

nash1 · 发表于 2011-5-18 04:34:40

谢谢分享啊

lcy3385 · 发表于 2011-8-26 21:35:37

hen hao

aei23 · 发表于 2011-10-13 13:26:44

多謝分享囉!!

yanyongming · 发表于 2011-12-25 21:38:11

bu shi ahe yoer

mouring · 发表于 2013-11-29 17:38:57

感謝溜

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