LVS问题，如何滤掉电路图中的电流表

mangoch · 发表于 2018-12-12 13:25:55

连一起的按楼上的open改short

账户已登录 · 发表于 2018-12-12 14:42:54

回复 11# mangoch

我试过了open和short都不行呢，如果我要滤掉电压源，那我的cell name是要写vdc吗？
我用的是LVS FILTER "vdc" SHORT SOURCE

账户已登录 · 发表于 2018-12-12 15:16:31

一口气全审核出来了

qq576932636 · 发表于 2018-12-12 20:13:51

回复 10# 账户已登录

加*.CONNECT NETA NETB 在CDL里面试一下,如下：.SUBCKT vdc ???
*.CONNECT NETA NETB
???
.END
如果不行，那我也没法了。

账户已登录 · 发表于 2018-12-13 09:17:39

回复 14# qq576932636

把两边的net connect到一起在block阶段可以，但是假如顶层内包含的好些个block里面都有一些电压源之类的就麻烦咯

110006 · 发表于 2018-12-13 12:50:14

哪个是验证工具？
assura的话加: filterDevices(" vdc" short(" PLUS"" MINUS").
注意点use in run和schematic两个地方。上句的语法也要对。
short是关键，否则过滤掉vdc的器件后，两个端口lvs时认为是断开的。

账户已登录 · 发表于 2018-12-13 17:39:08

回复 16# 110006

用的calibre，主要问题我觉的不是option用错了是cdl转出来的时候vdc这个属于analogLib里面的电压源不见了，只有被分割掉的net，就造成了LVS没办法pass

110006 · 发表于 2018-12-14 13:39:24

理解的不对，因为lvs分两步，一是抽网表而是比较，你的filterdevices设置是在第二步。也就是说网表中vdc是在的。

账户已登录 · 发表于 2018-12-14 15:15:06

回复 18# 110006

按您所说既然网标里面的vdc在（其实真实情况是cdl里面没有vdc），我也设定了LVS FILTER "vdc" SOURCE SHORT，那么为何我的LVS还会说vdc两端的net在layout里面被接一起了呢

110006 · 发表于 2018-12-14 15:17:52

拍照片看下你怎么设置的？猜测设置没起作用

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