LVS问题，如何滤掉电路图中的电流表

flyunicorn · 发表于 2018-11-27 17:27:28

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电路中串了个电流表，调用的是analoglib库中的iprobe单元，能正常导出网表，但作LVS时认作是两个网络，在LAYOUT中是连接在一起的，能否在不改原理图的情况下，设置一下过滤掉这个电流表，能正常通过LVS，有哪位大神知道吗，谢谢解答！

ZGP123456 · 发表于 2018-11-28 09:42:20

LVS的options可以选择

账户已登录 · 发表于 2018-12-12 11:12:46

解决了吗，具体哪个option可以滤掉电路中的电流源电压源啊？
我用LVS FILTER “vdc” SOURCE SHORT没有用啊，毕竟转出来的cdl里面没有vdc这样的东西，和仿真加进去的理想电容电阻电感不同转出来的cdl里面存在可以过滤掉，
我还试了LVS BOX SOURCE "vdc" & LVS FILTER "vdc" SHORT SOURCE也滤不掉呢，难道只能讲电路中的这些东西拿掉吗