使用 Makefile+VCS+Verdi 做个简单的 Test Bench

yoof2000 · 发表于 2018-11-21 18:38:51

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发现论坛里面对新手的入门教程比较少，我自己也是摸索着学习的。结合自己的经验，写了这个教程，希望对正在学习 verilog 设计的人有帮助。大家一起学习，一起进步。

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colindeng · 发表于 2018-11-21 18:45:36

谢谢分享！

dcircuit · 发表于 2018-11-21 19:40:24

thanks

dna8312 · 发表于 2018-11-22 07:00:54

回复 1# yoof2000

kanknaknakn

mccauley · 发表于 2018-11-22 08:02:26

学习下

maxim0720 · 发表于 2018-11-22 08:43:29

Ding Ding

kkchao · 发表于 2018-11-22 09:06:07

kankan

jcchan · 发表于 2018-11-22 09:47:59

感謝無私分享

loveineda · 发表于 2018-11-22 10:08:35

回复 1# yoof2000
学习学习，大神

viviy · 发表于 2018-11-22 13:40:55

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[原创] 使用 Makefile+VCS+Verdi 做个简单的 Test Bench